Design and implementation of an fmcw radar signal processing module for automotive applications

4.3. THE ARCHITECTURE AND OPERATION

37

the time required to finish these FFT processes will be 21.185 µs and 1.14

µs respectively. We can see that the first and the second FFT processes

meet the timing constraints, however the third FFT process fails to meet the

requirement. It requires more concurrent functioning FFT hardware blocks

to achieve the real-time performance for the third FFT. In this case, we need

at least 6 32 point FFT cores to meet the real-time constraints. However,

considering the sequential processing of FFTs, it is not mandatory for our

implementation.

---

38

CHAPTER 4. SYSTEM IMPLEMENTATION

---

Chapter 5

Results and Analysis

In the previous chapter, we discussed the algorithm and the implemented

architecture. This chapter describes the results of the implemented architec-

ture tested on Virtex-6 FPGA.

5.1

Results

Multiple tests have been carried out with the implemented architecture. As

specified in Chapter 4, the Microblaze core generates input data based on

the provided parameters such as range, velocity and angle information of

the target, number of transmitting and receiving antennas of the RF front

end and number of range and velocity bins in the FFT process. The test

results have been compared with the Matlab implementation. In addition,

the measurements have been taken to find out execution time required for

each process and to determine the bottleneck of the implementation.

5.1.1

Hardware Resource Usage

As it was mentioned in Chapter 1, the Xilinx ML605 board is used as a

hardware platform for the implementation. The boards contains Virtex-6

XC6VLX240T-1FFG1156 FPGA which is the main processing unit. The

hardware resources of this FPGA are: 241152 Logic Cells or LUTs, 37680

Logic Slices, 768 Digital Signal Processing Slices (DSP48E1) and 416 36

Kbit Block RAM blocks. Single look-up-table (LUT) has 6 input ports and

1 output port which can optionally be registered in a flip-flop. Each logic

slice consists of four LUTs, eight flip-flops and additional multiplexer and

arithmetic carry logic.

The Table 5.1 shows the hardware resource usage and utilization of the

39

---

40

CHAPTER 5. RESULTS AND ANALYSIS

implemented architecture. We can see that the memory interface core and the

AXI4 interconnect together take almost half of the total resources. Another

thing to note is that the FFT cores use considerable amount of resources. In

fact, the hardware resources required for 1024 point FFT core is much more

than the resources needed for the Microblaze processor core. One explanation

of this can be that both FFT cores have been configured to perform a single-

precision floating-point processing with a pipelined-streaming architecture

which require usage of significantly more hardware resources.

HW Component

Logic Slices

LUTs

BRAM

DSP48E1

Memory Interface Core

3044

6567

-

-

AXI DMA (x2)

995

2028

14

-

FFT Core - 1024 pt.

1795

5066

16

36

FFT Core - 32 pt.

1023

2869

2

16

Microblaze

1065

2565

6

5

AXI4 Interconnect

3102

7735

18

-

AXI4-Lite Interconnect

139

326

-

-

Total

12158

30184

70

57

Utilization (%)

32.3

12.5

16.8

7.4

Table 5.1: Resource usage of the architecture

5.1.2

Tests

The architecture was tested by generating input data with varying values of

range, velocity and angle parameters. The Table 5.2 contains the performed

test cases and their outputs.

We can observe that the range output values have 0.15 m difference be-

tween consequent ranges. This is due to the fact that range resolution of the

radar is equal to 0.15 m. It was derived in Chapter 2 and can be found by

Equation 2.18;

∆R =

c

2B

=

3 · 10

8

m/s

10

9

Hz

= 0.15 m

(5.1)

The data associated with each FFT bin represents a different range where

FFT bins range from 0 to 511. Consequently, we can find the maximum range

that the radar can detect which will be equal to 76.65 m (511 · 0.15).

On the other hand, the velocity of the moving target has 1.66 m/s differ-

ence between two consequent bins. The value represents the velocity resolu-

tion of the radar which was derived in Chapter 2 and can be found by using

---

5.1. RESULTS

41

Equation 2.20;

∆v =

c

2f

c

nT

=

3 · 10

8

2 · 79 · 10

9

· 32 · 35.6 · 10

−

6

= 1.6668 m/s

(5.2)

In a similar way we can find that the maximum velocity that the radar can

detect. It will be equal to 25.002 m/s (15 · 1.6668) due to the fact that the

FFT bins that represent positive frequencies range from 0 to 15. Therefore,

the radar can be used to detect velocities in -25 - 25 m/s range. Here the

negative velocities depict a target that is approaching to the radar and the

positive a one that is moving away.

We can see from the table that the angular resolution of the radar is not

constant over the range. It is higher in the angles closer to zero (boresight)

and smaller in the angles that are far away. This is due to the fact that

the angular resolution is dependent on the beam width of the antenna which

is smaller at angles closer to zero. We can also observe it in the shape of

arcsin() function which is used to calculate the angle FFT bin values. It has

a sharper change in the higher angles in 0

o

- 90

o

range as well as in the lower

angles in 0

o

- −90

o

range which results in having smaller resolution in that

angles.

Input

Output

Test #

Distance

Velocity

Angle

Distance

Velocity

Angle

1

4 m

4 m/s

60.2

o

4.05 m

3.33 m/s

61.0

o

2

4.16 m

5 m/s

57.3

o

4.20 m

5.00 m/s

54.3

o

3

4.33 m

6 m/s

50.0

o

4.35 m

6.66 m/s

48.6

o

4

4.55 m

7 m/s

45.0

o

4.50 m

6.66 m/s

43.4

o

5

4.68 m

-8 m/s

-5.7

o

4.65 m

-8.33 m/s

-7.2

o

6

5.07 m

-9 m/s

-11.5

o

5.10 m

-8.33 m/s

-10.8

o

7

5.81 m

-10 m/s

-15.0

o

5.85 m

-10.00 m/s

-14.5

o

8

6 m

-11 m/s

-19.5

o

6.00 m

-11.66 m/s

-18.2

o

Table 5.2: Radar test results

5.1.3

Performance

The performance of the implementation was measured by finding the execu-

tion times of the processes. For this purpose, Xilinx’s LogiCORE IP AXI

TIMER core [21] was used. The results of the measurements can be found

in the Table 5.3. It should be noted that the FFT processes also include the

time spent on DMA transfers. We can see that the time needed for 1024

---