Dune cdr the Single-Phase Protodune

Chapter 2: Detector components
2–55
However they also impact the efficiency of the detector circuits. The sense wires are expected
to have ∼ 200 pF of capacitance to the APA frame. Induced or collected charges are effectively
divided between the wire capacitance and the coupling capacitor. To achieve a charge-calibration
accuracy of 0.5 percent or better, the coupling capacitors must be 4.7 nF at ten percent tolerance,
or 2.2 nF at five percent tolerance. Voltage ratings should be at least 1.5 times the expected
operating voltages.
Bias resistance values should be at least 20 MΩ to maintain negligible noise contributions. A
target value of 50 MΩ is desired. The higher value helps to achieve a longer time constant for the
high-pass coupling networks. Time constants should be at least 25 times the electron drift time so
that the undershoot in the digitized waveform is small and easily correctable. However, leakage
currents can develop on PC boards that are exposed to high voltages over extended periods. If the
bias resistors are much greater than 50 MΩ, leakage currents may affect the bias voltages applied
to the wires.
The bias-voltage filters are R-C low-pass networks. Resistance values should be much smaller than
the bias resistances to control crosstalk between wires and limit the voltage drop if any of the wires
becomes shorted to the APA frame. A value around 2.2 MΩ is desired. Smaller values may be
considered although a larger filter capacitor would be required to maintain a given level of noise
reduction. A target value of 47 nF has been established for the filter capacitors.
For the grid-plane bias filters, component values are less critical. If possible they will be identical
to those used for the bias resistors and coupling capacitors (50 MΩ and 2.2 to 4.7 nF).
2.6.4
Front-end mother board (FEMB)
The main component of the CE architecture, illustrated in Figure 2.34, is the 128-channel FEMB,
which itself consists of an analog motherboard and an attached FPGA mezzanine card for process-
ing the digital outputs. Each APA is instrumented with 20 FEMBs, for a total of 2,560 channels
per APA. The FEMBs plug directly into the APA CR boards, making the connections from the U-
and V-plane induction wires and X-plane collection wires to the charge amplifier circuits as short
as possible.
The analog mother board is instrumented with eight 16-channel FE ASICs, eight 16-channel ADC
ASICs, LV power regulators, and input-signal protection circuits. The 16-channel FE ASIC pro-
vides amplification and pulse shaping. The 16-channel ADC ASIC comprises 12-bit digitizers
performaning at speeds up to 2 MS/s, local buffering, and an 8:1 MUX stage with two pairs of
serial readout lines in parallel. The 2016 prototype version of the FEMB is shown in Figure 2.35.
Front-End ASIC
Each FE ASIC channel has a charge amplifier circuit with a programmable gain selectable from
one of 4.7, 7.8, 14 and 25 mV/fC (full scale charge of 55, 100, 180 and 300 fC), a high-order anti-
ProtoDUNE Single-Phase Technical Design Report

---

Chapter 2: Detector components
2–56
Figure 2.34: The CE architecture. The basic unit is the 128-channel FEMB.
ProtoDUNE Single-Phase Technical Design Report

---

Chapter 2: Detector components
2–57
Figure 2.35: The Front End Mother Board (FEMB), as used in the early set of tests. Top: The analog
mother board, showing four ADC ASICs and four FE ASICs surface mounted. The other side of the
board has another four ADC and FE ASICs. Except for anticipated small modifications, this board is
essentially the final version. Middle: The FPGA mezzanine, used in place of the digital ASIC mezzanine
for the early set of tests. Bottom: The complete FEMB assembly as used in the early set of tests.
The cable shown in the high-speed data, clock, and control cable. The middle and bottom photos are
from an SBND version, which uses a different output data connector and a different input connection
orientation.
ProtoDUNE Single-Phase Technical Design Report

---

Chapter 2: Detector components
2–58
aliasing filter with programmable time constant (peaking time 0.5, 1, 2, and 3 µs), an option to
enable AC coupling, and a baseline adjustment for operation with either the collecting (200 mV)
or the non-collecting (900 mV) wires. Shared among the 16 channels in the FE ASIC are the bias
circuits, programming registers, a temperature monitor, an analog buffer for signal monitoring,
and the digital interface. The estimated power dissipation of FE ASIC is about 6 mW per channel
at 1.8 V supply.
The FE ASIC layout is shown in Figure 2.36. The ASIC was implemented using the commer-
cial CMOS process (0.18 µm and 1.8 V), which is expected to be available for at least another
10 years. The charge amplifier input MOSFET is a p-channel biased at 2 mA with a L/W (channel
length/width) ratio of 0.27 µm / 10 µm, followed by dual cascade stages.
Each channel also implements a high-performance output driver, which can be used to drive a
long cable, but is disabled when interfaced to an ADC ASIC to reduce the power consumption.
The ASIC integrates a band-gap reference (BGR) to generate all the internal bias voltages and
currents. This guarantees a high stability of the operating point over a wide range of temperatures,
including cryogenic. The ASIC is packaged in a commercial, fully encapsulated plastic QFP 80
package.
Each FE ASIC channel is equipped with an injection capacitor which can be used for test and
calibration and can be enabled or disabled through a dedicated register. The injection capaci-
tance has been measured using a calibrated external capacitor. The measurements show that the
calibration capacitance is extremely stable, changing from 184 fF at RT to 183 fF at 77 K. This
result and the measured stability of the peaking time demonstrate the high stability of the passive
components as a function of temperature. Channel-to-channel and chip-to-chip variation in the
calibration capacitor are typically less than 1%.
Prototype ASICs have been evaluated and characterized at RT (300 K) and LN2 (77 K) temper-
ature. During testing the circuits have been cycled multiple times between the two temperatures
and operated without any change in performance. Figure 2.37 shows the measured pulse response,
both as a function of temperature and the programmable settings of the chip. These results are
in close agreement with simulations and indicate that both the analog and the digital circuits and
interface operate as expected in a cryogenic environment.
ADC ASIC
The ADC ASIC design is also implemented using the CMOS process (0.18 µm and 1.8V). The
layout of the ADC ASIC is shown in Figure 2.38. The ADC ASIC is a complex design with 320,000
transistors, while the FE ASIC has 16,000. The transistor design work has been done following the
rules for long cryo-lifetime. Shared among the 16 channels in the ADC ASIC are the bias circuits,
programming registers, an 8:1 MUX, and the digital interface. The estimated power dissipation of
ADC ASIC is below 5 mW per channel at 1.8 V supply.
The ADC ASIC has an input buffer with offset compensation to match the output of the FE ASIC.
The input buffer first samples the input signal (with a range of 0.2 V to 1.6 V), then provides a
ProtoDUNE Single-Phase Technical Design Report

---