Dune cdr the Single-Phase Protodune

Chapter 2: Detector components
2–64
Figure 2.40: Faraday box for the FEMB.
Figure 2.41:
The CE feedthrough configuration and internal cable routing. The left panel shows a
cutaway view of the cryostat. The right panel shows more detail at the Faraday boxes.
ProtoDUNE Single-Phase Technical Design Report

---

Chapter 2: Detector components
2–65
Figure 2.42: TPC CE and PD signal feedthroughs mounted on the top of the ProtoDUNE-SP cryostat.
Also shown are the warm interface electronics crate and boards.
into the CE feedthrough, ensuring no electrical connection between the wire-bias voltages and other
signals passing through the signal flange. Each CE feedthrough serves the bias/power/digital IO
needs of one APA, as shown in Figure 2.43.
A program for minimizing potential contamination of the LAr from the cable plant contained
within the ullage (the warmer gas phase at the top of the cryostat) is being carefully followed.
Data/control cable bundles are used to send system clock and control signals from the signal
flange to the FEMB, stream the ∼1 Gbps high-speed data from the FEMB to the signal flange,
and provide backup JTAG programming to the cold FPGA, in case the power-up programming
from the onboard flash EEPROM fails. As described in Section 2.6.1, each FEMB connects to a
signal flange via one data cable bundle, leading to 20 bundles between one APA and one flange.
Each data bundle contains 12 low-skew copper twin-axial cables with a drain wire, to transmit the
following differential signals:
•
4×1.2 Gbps high-speed data
•
One 100 MHz clock
•
One 2 MHz CONVERT clock
•
2 I
2
C control and configure
•
4 single-ended JTAG programming for the FPGA
The selected cables are Samtec 26 AWG twin-axial bundles with Samtec HSEC08 connectors to
both the FEMB mezzanine board and the signal flange. Each twin-axial pair is separately shielded.
The HSEC08 connectors lock into place with tabs on each side of the connector. A sample of the
Samtec cable with THV outer jacket has passed outgassing tests in the LAr Materials Test Stand
at Fermilab.
The Samtec 26 AWG cable has been tested and demonstrated to have low enough dispersion such
that both the LVDS 50 MHz system clock and ∼1 Gbps high-speed data can be recovered over
ProtoDUNE Single-Phase Technical Design Report

---

Chapter 2: Detector components
2–66
Figure 2.43: TPC cable routing scheme for three APA section.
ProtoDUNE Single-Phase Technical Design Report

---

Chapter 2: Detector components
2–67
25 meters of RT cable, significantly longer than the required seven meters needed to run cables
between the FEMBs and signal flanges.
Figure 2.44: Eye diagrams from cable validation testing. Top Left: 50 MHz system clock over 25 m
RT (RT) Samtec 26AWG cable. For comparison, Bottom Left shows the same clock over the heavier,
prohibitively expensive Gore 24AWG cable. Top Right: 1 Gbps data over 7 m (ProtoDUNE length)
RT Samtec 26AWG cable without active recovery by equalizers. Bottom Right 1 Gbps data over 25 m
(DUNE length) RT Samtec 26AWG cable with active recovery.
Figure 2.44 shows results from the cable validation testing. The cable connectors through the
signal feed-through are emulated in the test stand with proper connectors and a test PCB. The
eye diagrams show the edges of the differential signals after LVDS transmission over the specified
cable types and lengths. The height of eye diagram shows the size of the recovered signal in mV
and the slope of the rising and falling edges are jitter in picoseconds (ps). An eye diagram is
sufficient to show that the edges of the differential signals can be recovered, but not enough to
demonstrate the bit error rate (BER). However, the Samtec 26 AWG cable has also passed a BER
test, transmitting 10
13
bits without error.
LV power is passed from the signal flange to the FEMB by bundles of 18 Samtec 20 AWG twisted-
pair wires, as shown in Figure 2.43. One IPD1 connector attaches all 18 wires at the signal flange,
and two IPD1 connectors are attached to the FEMB (one to the analog motherboard and one to
the FPGA mezzanine). In total, 20 wire bundles bring LV power to the FEMBs associated with
one APA.
Nine of the 18 wires are power feeds; the other nine wires are attached to the grounds of the input
amplifier circuits, as described in Section 2.6.3. For a single FEMB, the resistance is measured
to be < 30 mΩ at RT or < 10 mΩ at LAr temperature. Each APA has a copper cross-section of
approximately 80 mm
2
, with a resistance < 1.5 mΩ at RT or < 0.5 mΩ at LAr temperature. The
power loss on the 7 meter LV cables to each FEMB is ∼0.1W at room temperature, or ∼2W per
APA, and will be further reduced when operating in LAr.
The wire-bias voltage cables are required to deliver voltages up to a few thousand Volts and
ProtoDUNE Single-Phase Technical Design Report

---

Chapter 2: Detector components
2–68
currents up to a few milliAmps.
The bias voltages are applied to the X-, U-, and G-plane wire layers, three field cage terminations,
and an electron diverter, as shown in Figure 2.33. The voltages are supplied through eight SHV
connectors mounted on the signal flange. RG-316 coaxial cables carry the voltages from the signal
flange to a patch panel PCB which includes noise filtering mounted on the top end of the APA.
From there, wire-bias voltages are carried by single wires to various points on the APA frame,
including the CR boards, a small PCB mounted on or near the patch panel that houses a noise
filter and termination circuits for the field cage voltages, and a small mounted board near the
electron diverter that also houses wire-bias voltage filters.
2.6.6
Warm interface electronics
The warm interface electronics are housed in warm interface electronics crates (WIECs) attached
directly to the signal flange. The WIEC shown in Figure 2.45 contains one Power and Timing
Card (PTC), up to five Warm Interface Boards (WIBs) and a passive Power and Timing Backplane
(PTB), which fans out signals and LV power from the PTC to the WIBs.
Figure 2.45: Exploded view of the ProtoDUNE-SP signal flange.
The WIB is the interface between the DAQ system and up to four FEMBs. It receives the system
clock and control signals from the timing system and provides for processing and fan-out of those
signals to the four FEMBs. The WIB also receives the high-speed data signals from the four
FEMBs and transmits them to the DAQ system over optical fibers. The WIBs are attached
directly to the TPC CE feedthrough on the signal flange. The feedthrough board is a PCB with
ProtoDUNE Single-Phase Technical Design Report

---